系統分區
在典型設計中，位于設計邊緣處的邏輯專門用于與外部器件連接，一般使用標準接口。這方面的實例有?DDR、千兆位
以太網、PCIe、HDMI、ADC/DAC?和?Aurora?接口。對同一家公司內的多種?FPGA?設計而言，這些接口和用于實現它們
的組件一般是標準的。
在高層次生產力設計方法中，該邏輯與核差異化邏輯彼此獨立，被視為?shell。下圖所示的即為?shell?塊設計示例。下圖
中心的陰影部分指出了可以添加差異化邏輯或?shell?驗證?IP?的區域。
AR#?64059
Using?Vivado?Simulation?Libraries?-?UNIMACRO?Library



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描述
解決方案
描述


When?you?instantiate?a?component?in?your?design,?the?simulator?must?reference?a?library?that?describes?the?functionality?of?the?component?to?ensure?proper?simulation.?


The?Xilinx?libraries?are?divided?into?categories?based?on?the?function?of?the?model.


You?must?specify?different?simulation?libraries?according?to?the?simulation?points.


This?article?describe?the?UNIMACRO?library?in?more?detail.
解決方案


The?UNIMACRO?library?is?used?in?behavioral?simulation?when?the?RTL?instantiates?device?macros.?


See?(UG953)?Vivado?Design?Suite?7?Series?FPGA?and?Zynq-7000?SoC?Libraries?Guide??for?a?list?of?device?macros.
The?macros?are?bound?to?device?primitives?based?on?macro?parameter?settings.?


Therefore?in?functional?simulation,?the?UNISIM?library?is?used?instead.


VHDL?UNIMACRO?Library
?
The?VHDL?UNIMACRO?library?is?located?at?/data/vhdl/src/unimacro.?


To?use?these?macros,?place?the?following?two?lines?at?the?beginning?of?each?file:
?
library?UNIMACRO;
use?UNIMACRO.Vcomponents.all;


You?must?also?compile?the?library?and?map?the?library?to?the?simulator.?


The?method?depends?on?the?simulator.


Verilog?UNIMACRO?Library
?
The?Verilog?UNIMACRO?library?is?located?at?/data/verilog/src/unimacro.
?
In?Verilog,?the?individual?library?modules?are?specified?in?separate?HDL?files.?


This?allows?the?-y?library?specification?switch?to?search?the?specified?directory?for?all?components?and?automatically?expand?the?library.


The?Verilog?UNIMACRO?library?does?not?need?to?be?specified?in?the?HDL?file?prior?to?using?the?module?as?is?required?in?VHDL.?


Verilog?is?case-sensitive,?so?ensure?that?UNIMACRO?macro?instantiations?adhere?to?an?uppercase?naming?convention,?for?example,?BRAM_TDP_MACRO.
?
If?you?use?precompiled?libraries,?use?the?correct?simulator?command-line?switch?to?point?to?the?precompiled?libraries.?


The?following?is?an?example?for?the?Vivado?simulator:
?
-L?unimacro_ver?-L?unisims_ver


The?UNISIM?library?is?also?pointed?to?because?the?UNIMACRO?models?instantiate?the?underlying?UNISIM?models.

對新設計方法的需求
在當今日益復雜的電子產品中使用的**設計正在挑戰器件密度、性能和功耗的極限，同時也使設計團隊面臨挑戰，
要求他們必須在限定的預算內按時完成設計目標，獲得機會窗口。
解決這些設計挑戰的高效方法是把更多時間用于較高層次的描述，從而獲得較快的驗證時間和較大的生產力提升。
對新設計方法的需求在下圖中得到充分體現。每個區域的面積代表設計流程中每個階段的開發工作量的比例。
??對傳統?RTL?方法而言，大部分工作耗費在細節的實施工作上。
??在高層次生產力設計方法中，大部分工作用于設計和驗證您是否構建了正確的系統。
傳統方法
傳統設計開發首先是由有經驗的設計人員估計如何用新技術實現自己的設計，完成寄存器傳輸級?(RTL)?的設計采集，通
過綜合和布局布線執行一些嘗試，確認自己的估計，然后繼續開展其余部分的設計采集工作。一般完成這項工作的方
法是逐次綜合每個塊，以重復確認設計實現細節可接受。
確認設計能提供所需功能的主要方法是仿真該?RTL。盡管?RTL?描述方式具備位準確和周期準確的性質，但這種高度準
確性也使得仿真速度過慢且易出錯誤。
只有當設計中的所有塊都已經采集到?RTL?中才能夠對系統開展完整驗證，往往會造成對?RTL?的調整。在系統中的全部
塊驗證完畢后，就可以集中布局布線，早期對時序和占位面積的估算準確性要么完全相符，要么會發現不準確的地方。
這也往往會導致對?RTL?的修改，重新啟動系統的又一次驗證和又一次再實現。
設計人員現在往往需要在給定項目中實現數十萬行?RTL?代碼，把大部分時間花在細節的實現工作上。如圖?1-1?中所體
現，設計人員把更多時間花在實現設計上，而不是設計所有產品保持競爭力所必須的新穎創新的解決方案。
無論是采用更新的技術以提升性能，還是采用更緩慢的技術以提供更具競爭力的定價，都意味著大部分?RTL?必須重新
寫入。設計人員必須重新實現寄存器間的大量邏輯。

設計進程
下圖顯示了設計進程的各個步驟。
該設計流程中，*?2?章"系統設計"中描述的系統分區這一初始階段后，幾個后續步驟可以并行執行。
??shell?開發流程：通過使用?Vivado?IP?集成器和?IP?目錄，?Vivado?Design?Suite?能實現快速高效的塊級集成。系統性
能關鍵方面的很大一部分，包括詳細接口創建、驗證和管腳分配，可以獨立到一個并行開發項目中，從而重點關
注。該流程詳見*?3?章"shell?開發"。
??基于?C?語言的?IP?開發：使用?RTL?仿真（取決于設計、主機等條件）完整的一幀視頻需要大約一到兩天時間。使用
C/C++?執行同樣比特級精度仿真只需大約?10?秒鐘。基于?C?語言的開發流程帶來的生產力改善不容忽視。該流程
詳見*?4?章"基于?C?語言的?IP?開發"。
??系統創建：運用?Vivado?IP?集成器和?IP?目錄，使用?shell?設計、原有?RTL?IP、System?Generator?IP?和賽靈思?IP?就可
以把基于?C?語言的?IP?迅速結合到系統塊設計中。自動化接口連接功能和系統創建的腳本化功能意味著系統在整個
IP?開發流程中能夠迅速地反復生成。該流程詳見*?5?章"系統集成"。
??系統實現：使用經過驗證的?shell?設計、自動為器件和時鐘頻率優化的基于?C?語言的?IP、現有的經驗證的?IP，并
使用業界標準的符合?Arm?AMBA??AXI4?協議的接口把它們全部連接起來，您就可以較大程度地節省花在設計收
斂上的時間。只需單擊幾次鼠標或是使用腳本化流程，就可以從系統塊設計啟動這*程。該流程詳見*?5?章"
系統集成"。
??系統驗證：系統驗證可以使用門級精度的?RTL?仿真和/或通過編程?FPGA?并在電路板上驗證設計。由于?RTL?仿真用
于驗證系統，而非開發過程中用于驗證和設計的迭代性仿真，故在設計流程結束時只需要一次仿真。該流程詳見
*?5?章"系統集成"。

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