簡介
在您開始項目之前，一個重要前提是需要對系統(tǒng)的設(shè)計和組合方法有清晰的理解。在任何復(fù)雜的系統(tǒng)中都存在通向解
決方案的多條路徑。這些路徑由您的選擇而定，包括創(chuàng)建什么樣的完整?IP?塊、重復(fù)使用哪些?IP?塊、使用哪些工具和方
法驗證?IP/集成?IP?到系統(tǒng)中以及使用什么工具和方法檢驗系統(tǒng)。
本章的目的是探討您做出的系統(tǒng)分區(qū)選擇和回顧?Vivado??Design?Suite?中有助于系統(tǒng)開發(fā)流程自動化的關(guān)鍵特性。
對新設(shè)計方法的需求
在當(dāng)今日益復(fù)雜的電子產(chǎn)品中使用的**設(shè)計正在挑戰(zhàn)器件密度、性能和功耗的極限，同時也使設(shè)計團(tuán)隊面臨挑戰(zhàn)，
要求他們必須在限定的預(yù)算內(nèi)按時完成設(shè)計目標(biāo)，獲得機(jī)會窗口。
解決這些設(shè)計挑戰(zhàn)的高效方法是把更多時間用于較高層次的描述，從而獲得較快的驗證時間和較大的生產(chǎn)力提升。
對新設(shè)計方法的需求在下圖中得到充分體現(xiàn)。每個區(qū)域的面積代表設(shè)計流程中每個階段的開發(fā)工作量的比例。
??對傳統(tǒng)?RTL?方法而言，大部分工作耗費(fèi)在細(xì)節(jié)的實施工作上。
??在高層次生產(chǎn)力設(shè)計方法中，大部分工作用于設(shè)計和驗證您是否構(gòu)建了正確的系統(tǒng)。
傳統(tǒng)方法
傳統(tǒng)設(shè)計開發(fā)首先是由有經(jīng)驗的設(shè)計人員估計如何用新技術(shù)實現(xiàn)自己的設(shè)計，完成寄存器傳輸級?(RTL)?的設(shè)計采集，通
過綜合和布局布線執(zhí)行一些嘗試，確認(rèn)自己的估計，然后繼續(xù)開展其余部分的設(shè)計采集工作。一般完成這項工作的方
法是逐次綜合每個塊，以重復(fù)確認(rèn)設(shè)計實現(xiàn)細(xì)節(jié)可接受。
確認(rèn)設(shè)計能提供所需功能的主要方法是仿真該?RTL。盡管?RTL?描述方式具備位準(zhǔn)確和周期準(zhǔn)確的性質(zhì)，但這種高度準(zhǔn)
確性也使得仿真速度過慢且易出錯誤。
只有當(dāng)設(shè)計中的所有塊都已經(jīng)采集到?RTL?中才能夠?qū)ο到y(tǒng)開展完整驗證，往往會造成對?RTL?的調(diào)整。在系統(tǒng)中的全部
塊驗證完畢后，就可以集中布局布線，早期對時序和占位面積的估算準(zhǔn)確性要么完全相符，要么會發(fā)現(xiàn)不準(zhǔn)確的地方。
這也往往會導(dǎo)致對?RTL?的修改，重新啟動系統(tǒng)的又一次驗證和又一次再實現(xiàn)。
設(shè)計人員現(xiàn)在往往需要在給定項目中實現(xiàn)數(shù)十萬行?RTL?代碼，把大部分時間花在細(xì)節(jié)的實現(xiàn)工作上。如圖?1-1?中所體
現(xiàn)，設(shè)計人員把更多時間花在實現(xiàn)設(shè)計上，而不是設(shè)計所有產(chǎn)品保持競爭力所必須的新穎創(chuàng)新的解決方案。
無論是采用更新的技術(shù)以提升性能，還是采用更緩慢的技術(shù)以提供更具競爭力的定價，都意味著大部分?RTL?必須重新
寫入。設(shè)計人員必須重新實現(xiàn)寄存器間的大量邏輯。
系統(tǒng)分區(qū)
在典型設(shè)計中，位于設(shè)計邊緣處的邏輯專門用于與外部器件連接，一般使用標(biāo)準(zhǔn)接口。這方面的實例有?DDR、千兆位
以太網(wǎng)、PCIe、HDMI、ADC/DAC?和?Aurora?接口。對同一家公司內(nèi)的多種?FPGA?設(shè)計而言，這些接口和用于實現(xiàn)它們
的組件一般是標(biāo)準(zhǔn)的。
在高層次生產(chǎn)力設(shè)計方法中，該邏輯與核差異化邏輯彼此獨(dú)立，被視為?shell。下圖所示的即為?shell?塊設(shè)計示例。下圖
中心的陰影部分指出了可以添加差異化邏輯或?shell?驗證?IP?的區(qū)域。

高層次生產(chǎn)力設(shè)計方法指南
高層次生產(chǎn)力設(shè)計方法沿襲了較為傳統(tǒng)的?RTL?方法的基本步驟，如圖?1-1?所示。但是，它能夠讓設(shè)計人員把更多時間
花在設(shè)計增值解決方案上。高生產(chǎn)力方法的主要屬性有：
??shell?概念，即把?I/O?外設(shè)和接口采集到獨(dú)立的設(shè)計項目中，與差異化邏輯并行開發(fā)和驗證。
??使用基于?C?語言的?IP?仿真，讓仿真速度與傳統(tǒng)?RTL?仿真相比減少到數(shù)量級，為設(shè)計人員提供了設(shè)計理想解決方案
的時間。
??運(yùn)用賽靈思?Vivado??Design?Suite，使用基于?C?語言的?IP?開發(fā)、?IP?重復(fù)使用和標(biāo)準(zhǔn)接口實現(xiàn)時序收斂的高度自
動化。
°?使用?Vivado?IP?目錄方便地重復(fù)使用您自己的塊和組件級?IP，還能方便地獲取已通過驗證且已知能在該技術(shù)中
良好實現(xiàn)的賽靈思?IP。
高層次生產(chǎn)力設(shè)計方法中的所有步驟都能交互式地執(zhí)行，或使用命令行腳本執(zhí)行。所有手工交互的結(jié)果都可以保存到
腳本，實現(xiàn)從設(shè)計仿真直至?FPGA?編程的整個流程的完全自動化。根據(jù)您的設(shè)計和?RTL?系統(tǒng)級仿真的運(yùn)行時間，該流
程可在電路板上生成?FPGA?比特流并測試設(shè)計，一般能在任何?RTL?設(shè)計仿真完成之前開展。
創(chuàng)建衍生設(shè)計時，還將得到更加明顯的生產(chǎn)力提升。就像修改工具選項一樣簡單，基于?C?語言的?IP?與不同的器件、技
術(shù)和時鐘速度可輕松對應(yīng)。完全腳本化的流程加上通過?C?語言綜合實現(xiàn)的自動時序收斂，意味著能夠迅速地完成衍生
設(shè)計的驗證和組合。

Vivado?IP?目錄
Vivado?IP?目錄是任何使用?IP?和重復(fù)使用?IP?的方法的基干。圖?2-3?展示了有關(guān)高層次生產(chǎn)力設(shè)計方法的設(shè)計進(jìn)程的另一
種觀點(diǎn)，主要展示了使用?IP?目錄的位置和時間。
重要提示：使用?IP?目錄是實現(xiàn)高層次生產(chǎn)力設(shè)計方法的關(guān)鍵。
IP?目錄具有下列特性：
??內(nèi)含大約?200?個由賽靈思提供的?IP。如需了解更多信息，請參閱賽靈思?IP?頁面?[參照?12]。
??保存來自基于?C?語言的?IP?開發(fā)的輸出。
??能使用?System?Generator、原有?RTL?和賽靈思合作伙伴?IP?加以強(qiáng)化。
??內(nèi)置大量接口?IP，支持使用原有?RTL?Ip，在創(chuàng)建?shell?時廣泛使用。
??是系統(tǒng)集成過程中所有?IP?塊的來源。
??在系統(tǒng)集成和驗證過程中提供?RTL?實現(xiàn)功能。
在?shell?開發(fā)過程中該?shell?可使用?IP?目錄提供的?IP?在?IP?集成器中組合。其中可包括賽靈思提供的接口?IP?（以太網(wǎng)、
VGA、CPRI、串行收發(fā)器等）、賽靈思合作伙伴提供的?IP、供?IP?目錄使用的作為?IP?的原有?RTL?封裝或是?Vivado?HLS?和
System?Generator?創(chuàng)建的?IP。
關(guān)于把原有?RTL?封裝為?IP?的詳情，請參閱?《Vivado?Design?Suite?教程：創(chuàng)建和封裝定制?IP》?(UG1119)?[參照?5]。
關(guān)于使用?System?Generator?提供的?AXI?接口創(chuàng)建?IP?的詳情，請參閱?《Vivado?Design?Suite?用戶指南：使用?System
Generator?開展基于模型的?DSP?設(shè)計》?(UG897)?[參照?6]。
Vivado?HLS?的默認(rèn)輸出是用于?IP?目錄的經(jīng)封裝?IP。詳見“IP?封裝”。
X-Ref?Target?-?Figure?2-3
圖?2-3：IP?目錄與設(shè)計進(jìn)程
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描述


This?answer?record?discusses?a?known?issue?with?the?ChipScope?Inserter?tool?in?the?13.2?software,?which?fails?when?targeting?a?Virtex-7?device.?


The?ChipScope?Inserter?tool?displays?an?error?message?similar?to?the?one?below:


Inserter?fails?with?ICON?core?generation?error?
?:WARNING:encore:175?-?
?Project?options?(family='virtex7',?device='xc7v485t')


解決方案


If?you?are?using?v13.2?of?the?ChipScope?Inserter?tool,?and?targeting?a?Virtex-7?part,?the?tool?will?error?and?fail.?


This?is?a?known?issue?in?the?13.2?software?and?will?be?resolved?in?13.3.?A?patch?is?attached?to?this?Answer?Record.


The?"readme"?file?that?is?included?with?the?patch?contains?all?the?necessary?information?that?you?need?to?patch?the?inserter?tool?software.

-/gjjebf/-

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